內(nèi)容簡介　
《基于FPGA的嵌入式系統(tǒng)設(shè)計：Altera SoC FPGA（第二版）》全面介紹基于Altera Nios II軟核和ARM Cortex—A9硬核的嵌入式系統(tǒng)軟硬件設(shè)計開發(fā)技術(shù)，共分為九章，主要內(nèi)容包括：基于SoC FPGA的嵌入式系統(tǒng)設(shè)計概述，Altera SoC FPGA系列器件簡介，Quartus II EDA開發(fā)工具應(yīng)用，Qsys系統(tǒng)開發(fā)工具，Nios II EDS嵌入式處理器設(shè)計，基于Qsys的HPS模型設(shè)計，基于SoC EDS的嵌入式系統(tǒng)設(shè)計，基于ARM SoC FPGA的DSP設(shè)計，OpenCL入門與應(yīng)用?！痘贔PGA的嵌入式系統(tǒng)設(shè)計：Altera SoC FPGA（第二版）》內(nèi)容豐富，取材新穎，可以作為高等院校電子類和通信類各專業(yè)本科生、研究生EDA課程的教材，也可以作為相關(guān)專業(yè)工程技術(shù)人員的參考書。
目錄
第1章 基于SoCFPGA的嵌入式系統(tǒng)設(shè)計概述
1．1 SoC嵌入式設(shè)計的挑戰(zhàn)與機遇
1．2 Altera提供的解決方案匯集
1．2．1 器件系列
1．2．2 設(shè)計軟件工具及嵌入式處理器
1．2．3 可以使用的IP功能
1．2．4 SoCFPGA開發(fā)套件簡介

第2章 AlteraSoCFPGA系列器件簡介
2．1 SoCFPGA簡介
2．2 CycloneV器件
2．3 ArriaV器件

第3章 QuartusIIEDA開發(fā)工具應(yīng)用
3．1 現(xiàn)代數(shù)字系統(tǒng)設(shè)計方法簡介
3．1．1 圖形用戶界面設(shè)計方法
3．1．2 EDA數(shù)字系統(tǒng)設(shè)計流程
3．1．3 QuartusII13．0EDA軟件特點
3．2 QuartusIl13．0軟件安裝
3．3 QuartusIIEDA軟件設(shè)計過程
3．4 QuartusIl設(shè)計輸入
3．4．1 創(chuàng)建新工程
3．4．2 建立原理圖編輯文件
3．4．3 建立文本編輯文件
3．4．4 建立存儲器編輯文件
3．4．5 設(shè)計實例
3．5 設(shè)計項目的編譯
3．5．1 項目綜合
3．5．2 QuartusII編譯器選項設(shè)置
3．5．3 引腳分配
3．5．4 項目編譯結(jié)果分析
3．6 設(shè)計項目的仿真驗證
3．6．1 Modelsim軟件架構(gòu)
3．6．2 Modelsim軟件應(yīng)用
3．7 TimeQuest時序分析
3．7．1 時序分析基本參數(shù)
3．7．2 時序分析基本步驟
3．7．3 查看時序分析報告
3．8 器件編程

第4章 Qsys系統(tǒng)開發(fā)工具
4．1 Qsys簡介
4．1．1 SoPC技術(shù)簡介
4．1．2 Qsys與SoPC開發(fā)
4．1．3 Qsys的功能特點
4．1．4 Qsys的優(yōu)點
4．2 Qsys設(shè)計流程
4．3 Qsys用戶界面
4．3．1 系統(tǒng)元件頁
4．3．2 系統(tǒng)從屬頁
4．3．3 系統(tǒng)選項頁
4．3．4 Qsys菜單命令
4．4 Qsys用戶自定制元件
4．4．1 Qsys組件構(gòu)成
4．4．2 Qsys組件編輯器
4．4．3 自定義組件實例1——DDS信號產(chǎn)生模塊
4．4．4 自定義組件實例2——以太網(wǎng)控制器W5300控制

第5章 Nios II EDS嵌入式處理器設(shè)計
5．1 Nios II嵌入式處理器簡介
5．1．1 **代Nios嵌入式處理器
5．1．2 第二代Nios嵌入式處理器
5．1．3 可配置的軟核嵌入式處理器的優(yōu)勢
5．2 Nios II嵌入式處理器軟硬件開發(fā)流程簡介
5．2．1 硬件開發(fā)流程
5．2．2 軟件設(shè)計流程
5．2．3 軟件設(shè)計實例
5．3 HAL系統(tǒng)庫
5．3．1 HAL系統(tǒng)庫簡介
5．3．2 使用HAL開發(fā)程序
5．4 Nios II EDS開發(fā)實例
5．4．1 系統(tǒng)軟硬件需求分析
5．4．2 系統(tǒng)硬件設(shè)計
5．4．3 系統(tǒng)軟件設(shè)計

第6章 基于Qsys的HPS模型設(shè)計
6．1 Cyclone V SoC和mlTia V SoC子系統(tǒng)介紹
6．1．1 SoC的CPU部分簡介
6．1．2 SoC的DSP部分（NEON和FPU）簡介
6．2 嵌入式SoC FPGA軟硬件開發(fā)流程
6．2．1 建立HPS硬件系統(tǒng)模型
6．2．2 生成Preloader鏡像文件
6．2．3 生成設(shè)備樹（Device Tree）
6．2．4 設(shè)備樹DTB（Device Tree Blob）檢查

第7章 基于SoC EDS的嵌入式系統(tǒng)設(shè)計
7．1 SoC EDS簡介
7．1．1 SoC EDS嵌入式系統(tǒng)設(shè)計套件
7．1．2 SoC EDS安裝
7．2 DS-5設(shè)計輸入
7．2．1 創(chuàng)建C／C++工程
7．2．2 創(chuàng)建Makefile項目
7．2．3 導(dǎo)入工程
7．2．4 創(chuàng)建源文件
7．3 設(shè)計項目的編譯
7．3．1 ARM編譯器和GNU編譯器簡介
7．3．2 DS-5編譯器及其選項設(shè)置
7．4 設(shè)計項目的調(diào)試
7．4．1 調(diào)試配置（Debug Configuration）
7．4．2 調(diào)試視圖（Debug Views）
7．5 基于ARM編譯器的裸機實例
7．5．1 創(chuàng)建ARMCC項目
7．5．2 建立項目文件
7．5．3 項目編譯
5．4．設(shè)計項目的調(diào)試
7．6 基于GNU編譯器的裸機實例
7．6．1 創(chuàng)建GNu項目
7．6．2 創(chuàng)建項目文件
7．6．3 跟蹤調(diào)試
7．7 ARM Streamline硬件性能分析器
7．7．1 ARM Streamline的基本特點
7．7．2 設(shè)置ARM Linux目標(biāo)機
7．7．3 設(shè)置捕捉選項和配置計數(shù)器
7．7．4 Live視圖
7．7．5 Timeline視圖
7．7．6 Streamline的其他視圖

第8章 基于ARM SoC FPGA的DSP設(shè)計
8．1 NEON和通用DSP的性能對比
8．2 Bare-metal下對NEON和FPU的支持及優(yōu)化
8．3 NEON的語法特征
8．4 DSP開發(fā)實例
8．4．1 基本的DSP處理模塊
8．4．2 浮點向量運算
8．4．3 矩陣運算
8．4．4 FFT算法實現(xiàn)
8．4．5 FIR算法實現(xiàn)
8．4．6 IIR算法實現(xiàn)

第9章 OpenCL入門與應(yīng)用
9．1 OpenCL簡介
9．2 構(gòu)建OpenCL環(huán)境
9．3 基于OpenCL的實例編譯測試
9．4 OpenCL參考資料說明